Welcome to RealFast!

VHDL för konstruktion (4 dagar)

Denna kurs lär deltagarna hur man konstruerar snabbt och effektivt med VHDL, parallellt som grundläggande teori lärs ut! Kursen är utvecklad i Sverige och anpassad för att ge en flygande projektstart till konstruktörer (dvs kursen är Ej skriven i USA och svensk lärare bara "läser upp den"...). Varje VHDL-kommando diskuteras både ur teorisynpunkt, men även hur effektiv den är att använda vid konstruktion samt vad den resulterar i på kisel.

Kursen ger deltagarna grundläggande teori samt praktik, genom de många laborationer, i VHDL-konstruktion. Kursen fokuserar på hur man skriver effektiv VHDL-kod för FPGA, ASIC och PLD och vänder sig främst till elektronikkonstruktörer, systemkonstruktörer och teknikstrateger.

Kursen beskriver även hur man gör VHDL-modeller avsedda för simulering.

I slutet av kursen konstrueras delblock till en 8-bitars CPU, som provkörs i slutet av kursen genom att exekvera kod i en systemsimulering.

Dokumentation: Eget material samt boken "VHDL för konstruktion", 520 sidor, av vår kurslärare Stefan Sjöholm.

Verktyg: Vi använder "state of the art" verktyg (Synplify, Modelsim, ISE, Quartus II etc.) från våra samarbetspartners.

Dag 1

Välkomna

Introduktion till Model Sim

Introduktion till VHDL

För- och nackdelar med VHDL
Vad är syntes
Entity/ Architecture
...

Lab 1: ModelSim samt konstruktion av en komponent i VHDL

Parallell VHDL

Signaltilldelning
Fördröjningsmoder
Delta tid
Samtidighet
Parallella VHDL kommandon
Objekt, typer och klass
Vektorer
Operatorer
Init value
...

Lab 2: Parallell VHDL

Sekventiell VHDL

Variabler
Sekventiella VHDL kommandon
Synkrona/kombinatoriska processer
Klockflanksbeskrivningar
Asynkron och synkron reset
Latchar
Praktiska konstruktionstips
...

Lab 3: Sekventiell VHDL

Dag 2

Lab 3b: Sekventiell VHDL, 7 segment display,

Library, package och subprogram

Libraries
Packages
Functions
Procedures
Overloading
...

Lab 4: Subprograms and packages

Structural VHDL

Component declaration
Component specification
Component instantiation
Generic map
Oanslutna ingångar/utgångar
Praktiska konstruktionstips
...

Lab 5: Structural VHDL

Dag 3

Tillståndsmaskiner

Moore/Mealy
Tillståndskodning
Varianter av tillståndsmaskiner
...

Lab 6: Tillståndsmakiner

Konstruktionsmetodik

Top Down
Bottom up
Teori
Syntesverktyg
Hierarkier
...

Sammanfattning av olika konstruktionsstilar i VHDL

Sekventiella kommandon resp. parallella

Snabb prototypframtagning

Lab 7: Från VHDL till Kisel. Styrning av en stegmotor.

Projekt, konstruktion av en 8-bitars CPU

CPU Arkitektur
Hur man konstruerar en CPU med VHDL
Projektgenomgång
…

Dag 4

RAM och ROM

Olika beskrivningssätt
För- och nackdelar
I ASIC
I FPGA
...

Räknare/adderare/styrlogik/…

Arkitektur
Med eller utan carry
Effektiv VHDL-kod
…

Lab 8: Programräknare, adress register och stack till en CPU

Lab 9: ALU till en CPU

Verifieringsteknik

Testbänkar
Systemsimulering
Gindnivåsimulering
…

Lab 10: Färdigställa CPU-konstruktionen

Lab 11: Systemsimulering och exekvering av kod i den konstruerade CPU:n i kursen

Sammanfattning

Utvärdering

Kursdatum och ort Anmälan och priser