Denna kurs lär ut hur man konstruerar och verifierar i SystemVerilog! I kursen lärs förs traditionell Verilog ut (så inga förkunskap i Verilog behövs) men erfarenhet/grundkunskap i VHDL är önskvärt!
1 dag konstruktion och 2 dagar verifiering. En viktig del av det nya språket SystemVerilog är verifiering. Stor vikt läggs också på detta i kursen t.ex. interfaces, TLM, coverage, randomization, queues, classes och SVA mm. Perfekt kurs för ASIC/FPGA konstruktörer att ta steget till att konstruera och/eller verifiera i SystemVerilog.
Verktyg: Vi använder "state of the art" verktyg från vår
samarbetspartners
Agenda:
FPGA/ASIC-konstruktion och verifiering med SystemVerilog.
Blandad föreläsning och laborationer om syntetiserbar
Systemverilog samt verifiering med SystemVerilog.
Dag 1: Grunderna i Verilog.
Föreläsning + laborationer i module, parallell-, sekventiell-Verilog och hierarkier mm
Dag 2: Konstruktion och Verifiering med SystemVerilog
Föreläsning + laborationer i skillnader mellan Verilog 2001 och SystemVerilog, datatypes, operators,
procedural statments, subprograms mm. Intro till verifiering med SystemVerilog.
Föreläsning + laborationer i interfaces, verifieringsblock, classes, TLM mm
Dag 3: Verifiering med SystemVerilog.
Föreläsning + laborationer i randomization, class-based randomization, covarage mm
Föreläsning + laborationer i queues, arrays, assertions baserad verifiering, SystemVerilog Assertions (SVA) mm
