Denna kurs lär ut hur man konstruerar och verifierar i SystemVerilog! Ingen förkunskap i Verilog behövs men erfarenhet/grundkunskap i VHDL är önskvärt!

Verktyg: Vi använder "state of the art" verktyg från vår samarbetspartners

Agenda:
FPGA/ASIC-konstruktion och verifiering med SystemVerilog.
Blandad föreläsning och laborationer om syntetiserbar Systemverilog samt verifiering med SystemVerilog.

Dag 1: Grunderna i Verilog.
Föreläsning + laborationer i module, parallell-, sekventiell-Verilog och hierarkier mm

Dag 2: SystemVerilog för konstruktion samt intro till verifiering med SystemVerilog.
Föreläsning + laborationer i skillnader mellan Verilog 2001 och SystemVerilog, datatypes, operators, procedural statments, subprograms mm. Intro till verifiering med SystemVerilog.

Dag 3: Verifiering med SystemVerilog.
Föreläsning + laborationer i interfaces, verifieringsblock, classes, TLM mm Föreläsning + laborationer i randomization, class-based randomization, covarage mm

Dag 4: Verifiering med SystemVerilog.
Föreläsning + laborationer i queues, arrays, assertions baserad verifiering, SystemVerilog Assertions (SVA) mm

Anmälan och priser