Verilog för konstruktion (3 dagar)

Anmälan och priser

Alla deltagare får en gratis HDL-simulator (ModelSim)!

Denna kurs lär deltagarna hur man konstruerar snabbt och effektivt med Verilog, parallellt som grundläggande teori lärs ut! Varje Verilog-kommando diskuteras både ur teorisynpunkt, men även hur effektiv den är att använda vid konstruktion samt vad den resulterar i på kisel.

Kursen ger deltagarna grundläggande teori samt praktik, genom de många laborationer, i Verilog-konstruktion. Kursen fokuserar på hur man skriver effektiv Verilog-kod för FPGA, ASIC och PLD och vänder sig främst till elektronikkonstruktörer, systemkonstruktörer och teknikstrateger.

Verilog kommer alltmer till användning även i Sverige. En av huvudorsakerna är den ökade IP användningen. En mycket stor andel av de IP-komponenter som finns på marknaden är konstruerade i Verilog, varför behov föreligger även för de som normalt inte konstruerar i Verilog. Efter denna kurs kommer deltagarna att kunna förstå och modifiera IP-komponenter skrivna i Verilog.

Dokumentation: Eget material samt "Verilog för konstruktion".

Verktyg: Vi använder "state of the art" verktyg från vår samarbetspartner Mentor Graphics, bl. a. ModelSim (simulator) och Leonardo Spectrum (syntesverktyg).

Kursdatum och ort        

Anmälan och priser